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不过为了帮助大家更好的了解其功能结构,热心的 @Locuza 等网友,还是认真地给原图添加了详细的注释。

可知 Sapphire Rapids 芯片中的每四个 Tile,都是一组成熟的多核处理器,包含了 CPU 内核、集成的北桥、内存、PCIe 接口,以及平台所需的其它 IO 。

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而将 4-Tiles 结合到一起的,则是一共五组 EMIB 桥接器。这使得裸片中的 CPU 内核能够透明地访问 I/O,以及透明地控制任何其它裸片的存储。

从逻辑上来讲,英特尔 Sapphire Rapids 与竞争对手 AMD 的 Naples 大同小异,后者使用了 Infinity Fabric over package(IFOP)来互连四组 8 核心的 Zeppelin 芯片。

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不过这里的努力,似乎是为了最大限度地减少一种封装互连,转向基于硅桥的高带宽、低延迟方案,且它们之间有着高密度的微观布线(类似于中介层)。

每个芯片的平面图,和过去几代的英特尔企业级处理器也非常相似。该公司擅长使用 Mesh 互连,并将各种 IP 块放置在环形总线的网格中。

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网状网络是环形总线和全点对点互连的中间地带,网格中的每个单独组件都可称作瓦片(Tile)。

每 Tile 集成了 15 个 Golden Cove 高性能 CPU 核心(P 核),辅以 2MB L2 专用缓存 + 1.875MB 的末级缓存切片,而 28.125MB 的 L3 缓存则由 60 个核心所共享(总缓存达到 112.5 MB)。

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每个芯片还具有一个内存控制器块,带有 128-bit DDR5 物理层(包含 ECC 就是 160-bit)。该接口可控制双 DDR5 通道,相当于四组 @ 40-bit 子通道。

封装中共支持 8 个 DDR5 通道(16 个子通道),且 Sapphire Rapids 的 PCIe / CXL 接口规模异常庞大,每个裸片都有一个 PCI-Express Gen 5 + CXL 1.1 根复合体(具有 32 个通道 / 128 条 PCIe 5.0 或 CXL 1.1 通道)。

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至于加速器瓦片,则包含了英特尔的数据流加速器(DSA)、快速辅助技术(QAT)、以及 DLBoost 2.0(可用于加速深度学习神经网络构建和训练的硬件组件)。

最后一块瓦片包含了 24x UPI 连接,可用于插槽之间的互连。四组核心中都包含了这个,意味着 Sapphire Rapids 芯片最可组建 8 路计算平台。


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